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VerilogHDL入門(Coding編)

これから、VerilogHDLを用いてLSIやFPGA開発を行おうとしている方を対象にした 言語習得に関するトレーニングです。このCoding編では、VerilogHDL言語の文法理解を 目的とした講座ですので、HDLシミュレータを用いた検証は行いませんので、 ご注意ください。

項目
説明
対象 ・VerilogHDLを用いて、LSI/FPGAの論理設計を行う必要がある方
コース概要 VerilogHDLの基本文法と設計における基本的なノウハウの学習を演習を交えながら行います。
・シンタックスの学習
・基本ルール
・Module構造
・データタイプ
・定数の表現
・演算子
・代入文
・手続き文
・Primitive Gate
・generate文
・サブプログラム
・システムタスク
・コンパイル指示子
・設計の進め方
・RTLの書き方
・RTLの品質確認
受講条件 ・弊社主催の「論理設計入門」の受講または同等のスキルを有している事が
 望ましい。
習得できるスキル ・VerilogHDLの文法 ・設計の進め方 ・RTL Coding時の考慮点 ・RTLの品質確保方法
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